先分清工具、编排框架、PDK 与评测集。
工具负责综合、仿真或布局布线；编排框架连接多个工具；PDK 提供工艺相关资料；评测集衡量特定任务表现。它们各自有许可证和验证范围，不能互相替代。本版保留原有路线入口，将长清单按阶段折叠；资料条目延续 2026-08-19 整理的快照，使用前请检查原仓库和版本。
完整 Flow 负责编排，EDA 引擎负责计算，PDK 提供工艺事实，Agent 只能提出并执行候选动作。
本页收录源码公开、能够进入 ASIC、FPGA、模拟混合信号或芯片验证流程的项目。仅有论文而没有可用代码的方案不计入工具清单； 研究原型会明确标注，不与成熟工具放在同一可用性等级。信息核实日期为 2026-08-19。
三大商业 EDA 厂商的 Agentic 接口另设章节，仅用于说明开源 Agent 可以接到哪里、厂商产品开放到什么层级。这些商业软件不计入开源项目清单；“开放架构”也不等于开放源代码。
“所有”在开源生态中无法成为静态结论：仓库会创建、迁移、归档，也可能只支持某个器件、工艺或论文实验。因此这里给出的是截至核实日可找到官方仓库、可说明输入输出、且能进入实际 Flow 的主流项目地图。项目名称直接链接官方仓库或官网，便于继续核验。
01先看阶段确认项目解决 RTL、验证、实现、签核还是工艺接入。
02再看闭环输出必须能由仿真、形式验证、STA、DRC 或 LVS 检查。
03最后看状态仓库公开不等于已经适合生产或当前工艺。
从规格到 GDSII，开源生态已经覆盖主要数字设计阶段。
三个起步入口，分别适合跑通芯片、搭建多工具流水线和构建 SoC。
LibreLane
适合 用公开 PDK 跑通可追踪的数字实现流程。
边界 仍要检查 PDK 状态与最终签核要求。
SiliconCompiler
适合 把模拟、综合、ASIC/FPGA 实现与检查组织成可复用 Flowgraph。
边界 它是编排层，不替代底层 EDA 引擎。
Chipyard + Hammer
适合 Chisel/RISC-V SoC、仿真、FPGA 加速与 VLSI 实现的一体化研究。
边界 环境较重，更适合系统级项目。
完整 Flow 与工具编排
展开这一阶段的工具与来源
编排层把源码、约束、PDK、工具版本、运行参数和产物组织成可重复的执行图。它适合做团队入口，但不能替代底层综合、布局布线或签核引擎。
| 项目 | 主要职责 | 适合场景 | 选型提醒 |
|---|---|---|---|
| LibreLane | 可编程、可追踪的 RTL-to-GDSII 基础设施与参考 Flow | 公开 PDK、教学、CI 和自定义数字实现流程 | OpenLane 的后继项目；先核对 PDK 与具体 Flow 支持 |
| OpenLane | 经典自动化 RTL-to-GDSII Flow | 复现既有 SKY130/GF180 教程与旧项目 | 新项目优先评估 LibreLane；迁移前锁定旧配置 |
| OpenROAD-flow-scripts | 围绕 OpenROAD 的自主数字实现参考 Flow | 研究、平台评估、回归和 OpenROAD 集成 | 参考 Flow 不等于代工厂生产签核流程 |
| SiliconCompiler | 以 Flowgraph 编排 ASIC、FPGA、仿真和检查任务 | 多工具、多目标、可追溯构建与云端执行 | 它调用外部 EDA 工具；能力取决于已安装后端 |
| Hammer | 技术与工具插件化的 VLSI Flow 框架 | 研究型 SoC、Chipyard、内部工艺与商业工具混合 | 需要自行维护技术插件、工具插件与配置层级 |
| mflowgen | 用可复用步骤构建物理设计有向图 | 模块化后端实验、课程与项目模板 | 框架本身不提供完整 EDA 引擎或 PDK |
| Chipyard | Chisel/RISC-V SoC 生成、仿真、FPGA 与 VLSI 集成 | 系统级研究、定制 SoC、FireSim 与 Hammer | 环境较重，先用固定版本和官方示例验证主链路 |
| FuseSoC | HDL IP 包管理、依赖解析与多目标构建 | 可复用 IP、仿真回归、FPGA/ASIC 多后端入口 | 核心文件描述依赖与目标，不替代底层工具 |
| Edalize | 为多种 EDA 工具提供统一 Python 接口 | 自建编排器、FuseSoC 后端和跨工具适配 | 工具参数与版本差异仍需项目侧测试 |
| Bender | HDL 依赖、锁文件与有序源文件管理 | 大型 SystemVerilog IP 树和 PULP 生态 | 重点是依赖可复现，不负责综合或实现调度 |
| Xeda | 以 Python 描述跨工具仿真和综合 Flow | 同一设计切换模拟器、FPGA 与综合目标 | 先核对目标板卡和工具后端的当前支持状态 |
| OSS CAD Suite | 打包数字设计、验证和 FPGA 常用工具 | 快速获得一致的本地/CI 工具环境 | 它是二进制发行集合，不是单独的 EDA 引擎 |
| IIC-OSIC-TOOLS | 容器化开源 IC 设计工具与 PDK 环境 | 模拟、数字、教学和跨平台实验环境 | 镜像体积、宿主挂载和 PDK 许可需要单独管理 |
| IHP SG13G2 AMS Chip Template | 围绕 IHP SG13G2 的可复现混合信号芯片模板 | 从原理图、仿真到版图、DRC/LVS 的教学与原型 | 模板与公开 PDK 均需按项目声明检查生产适用性 |
选择原则单一公开 PDK 跑通闭环可先看 LibreLane；多工具和多目标编排可看 SiliconCompiler；SoC 研究可看 Chipyard + Hammer；只缺 IP/依赖管理时，不必引入完整后端框架。
芯片前端、硬件描述与综合
展开这一阶段的工具与来源
前端项目可以分为三层：HDL 解析与质量检查、RTL/IR 综合，以及用高级语言生成硬件。混用前先确认 SystemVerilog/VHDL 子集、黑盒、时序语义和生成 RTL 的可读性。
| 项目 | 主要职责 | 适合场景 | 选型提醒 |
|---|---|---|---|
| Yosys | RTL 综合框架、技术映射与脚本化变换 | 开源 ASIC/FPGA 综合、研究和自定义 Pass | SystemVerilog 覆盖与工艺映射取决于前端和库 |
| Synlig | 基于 Surelog/UHDM 与 Yosys 的 SystemVerilog 综合 | 需要更完整 SystemVerilog 前端的综合实验 | 先以项目测试集核对语言支持，不要只看语法解析成功 |
| Surelog + UHDM | SystemVerilog 预处理、解析、展开与统一硬件数据模型 | 工具前端、静态分析和跨工具 IR 交换 | 解析/展开能力不等同于完整仿真或综合语义 |
| Verible | SystemVerilog 格式化、lint、解析与语言服务 | 提交前检查、编辑器和 CI 质量门禁 | 它不执行仿真、综合或功能等价检查 |
| sv2v | 将受支持的 SystemVerilog 转换为 Verilog | 兼容只接受 Verilog 的旧工具链 | 转换前后必须用仿真或形式等价性验证 |
| Chisel | 基于 Scala 的参数化硬件构造语言 | 生成器、RISC-V/SoC 和高度参数化 RTL | 团队需要同时治理 Scala、生成器与输出 RTL |
| CIRCT | 基于 MLIR 的硬件编译器基础设施与 IR | 硬件编译研究、FIRRTL/Verilog 转换和新工具开发 | 项目明确包含实验性组件，接口可能演进 |
| XLS | 将高级程序转换为可综合 Verilog/SystemVerilog | HLS、流水线探索和硬件算法研究 | 项目定位仍偏实验；先验证时序、面积与语义 |
| SpinalHDL | Scala 硬件描述与生成框架 | 参数化 IP、总线组件和 FPGA/ASIC RTL 生成 | 生成结果仍需进入常规 lint、CDC、仿真和综合 |
| Amaranth | Python 硬件描述、仿真与构建抽象 | FPGA、可复用 IP 和 Python 驱动设计 | 目标平台支持和语言语义需按版本验证 |
| PyMTL3 | Python 多级硬件建模、仿真与转换 | 体系结构研究、快速建模和软硬件协同 | 模型层级转换不能替代目标 RTL 的签核 |
| Clash | 从函数式 Haskell 方言生成硬件描述 | 类型驱动、函数式硬件设计和参数化电路 | 适合有函数式编程能力的团队；需审查生成 RTL |
| PeakRDL | SystemRDL 寄存器模型解析与代码/文档生成 | CSR 单一事实源、RTL/UVM/软件头文件生成 | 生成器插件版本与寄存器语义要锁定 |
| Kactus2 | 基于 IP-XACT 的 IP、层次与总线集成 GUI | IP 打包、SoC 结构设计和元数据管理 | 导出格式与下游工具兼容性应由样例工程验证 |
仿真、形式验证、覆盖率与波形
展开这一阶段的工具与来源
开源验证并非只有一个模拟器。高效组合通常包含编译/事件仿真、测试框架、形式验证、覆盖率和波形查看器，并由同一组可复现回归统一调度。
| 项目 | 主要职责 | 适合场景 | 选型提醒 |
|---|---|---|---|
| Verilator | 将 SystemVerilog 编译为 C++/SystemC 的高速模拟与 lint | 大规模回归、软件协同仿真和 CI | 不是所有延时、SDF、模拟混合信号场景的替代品 |
| Icarus Verilog | Verilog 与部分 SystemVerilog 的编译/事件仿真 | 轻量测试、教学、AutoChip 类反馈循环 | 先用真实 testbench 核对所需语言特性 |
| GHDL | VHDL 分析、编译与仿真 | VHDL 单元测试、混合语言流程的 VHDL 侧 | 综合需结合对应插件和 Yosys 流程验证 |
| cocotb | 用 Python 编写 HDL 协程测试平台 | 跨模拟器验证、软件团队参与和 CI | 模拟器差异、随机种子和时间精度必须记录 |
| pyuvm | 基于 cocotb 的 Python UVM 实现 | Python 验证栈、UVM 方法与轻量原型 | 与 SystemVerilog UVM 生态互操作前需做能力差异表 |
| VUnit | VHDL/SystemVerilog 单元测试与回归框架 | 测试发现、参数化运行、报告与 CI | 底层模拟器仍需单独安装并核对许可 |
| OSVVM | VHDL 覆盖驱动验证、随机化与验证组件 | VHDL 验证平台和覆盖率方法 | 与现有报告、模拟器和编码规范先做小范围集成 |
| UVVM | VHDL 验证方法、组件与 testbench 架构 | 结构化 VHDL 验证和总线功能模型 | 组件覆盖范围与项目协议版本需核对 |
| SymbiYosys | 编排 Yosys 形式验证任务和求解器 | 断言证明、活性检查、等价与有界模型检查 | 求解器是独立依赖，许可证与算法能力各不相同 |
| EQY | 基于 Yosys 的形式等价检查 | RTL 转换、综合或优化前后等价验证 | 层次、存储器与黑盒策略需显式配置 |
| MCY | 通过变异测试评估形式/仿真测试覆盖能力 | 验证计划强度与断言质量评估 | 变异分数不是功能覆盖率的直接替代品 |
| riscv-formal | 用 RVFI 接口形式验证 RISC-V 内核 | RISC-V ISA 一致性和内核验证 | 只覆盖已建模属性；微架构安全性质需另行定义 |
| RISCV-DV | SystemVerilog/UVM 随机 RISC-V 指令生成 | 处理器随机验证与参考模型比较 | 需要参考模型、编译器和结果比对链路 |
| sv-tests | 运行 SystemVerilog 特性兼容性测试 | 比较工具语言支持和跟踪回归 | 通过语法测试不代表完整仿真/综合语义正确 |
| PyVSC / PyUCIS | Python 约束随机化与 UCIS 覆盖数据接口 | Python 验证工具栈和覆盖数据自动化 | 先检查模拟器导出格式与 UCIS 互操作 |
| Surfer | 现代化数字波形查看器 | 本地/浏览器波形分析和多种格式查看 | 超大波形仍要评估加载时间与内存占用 |
| GTKWave | 成熟的数字波形查看和转换工具 | VCD/FST 等常见波形调试 | 波形可视化只辅助定位，不证明功能正确 |
数字后端、时序与物理验证
展开这一阶段的工具与来源
数字后端从门级网表、时序约束和工艺文件出发，完成布图规划、放置、时钟树、布线和检查。开源工具适合研究、教学、原型与部分流片项目；生产签核边界必须由代工厂规则、授权 PDK 和项目质量体系决定。
| 项目 | 主要职责 | 适合场景 | 选型提醒 |
|---|---|---|---|
| OpenROAD | 集成式芯片物理实现引擎与 Tcl/Python API | RTL-to-GDSII 后端、算法研究和自动化 | FastRoute、RePlAce、TritonRoute 等能力已融入集成平台 |
| iEDA | 网表到 GDS 的开源基础设施与工具套件 | 物理设计、算法研究、定制流程和国产生态评估 | 按目标工艺核对工具覆盖、教程版本和已验证案例 |
| OpenSTA | 门级静态时序分析 | 时序约束检查、OpenROAD 集成和独立分析 | 库模型、寄生参数、例外约束决定结果可信度 |
| OpenTimer | 并行、增量静态时序分析 | 时序研究、快速迭代和 API 集成 | 与基准签核器比较前先统一输入与分析模式 |
| DREAMPlace | 基于深度学习框架加速的分析式布局 | GPU 布局研究和算法基准 | 属于研究型组件，需接入完整合法化、布线与签核链 |
| KLayout | 版图查看、编辑、脚本化、DRC 与 LVS 框架 | GDS/OASIS 检查、自动化和 PDK 集成 | 检查可信度来自正确且获授权的规则 deck |
| Magic | VLSI 版图编辑、提取与 DRC | 公开 PDK、模拟/数字版图和教学 | 工艺文件与 DRC 规则版本必须对应目标 PDK |
| Netgen | SPICE/Verilog 网表比较与 LVS | Magic/Open PDK 流程中的版图一致性检查 | 器件归并、黑盒和电源网络规则需项目化配置 |
| Coriolis | 数字后端工具链与 Python 设计框架 | 学术工艺、标准单元布局布线和研究 | 平台、PDK 与文档匹配度需先做环境验证 |
| Qflow | 经典开源数字综合到版图脚本 Flow | 历史项目、教学和轻量公开 PDK 实验 | 属于较早生态；新项目应与 LibreLane/OpenROAD 比较 |
| CUGR | 高性能全局布线研究实现 | 算法研究、路由基准和论文复现 | 单点路由器不是完整物理实现或签核流程 |
模拟混合信号、版图生成器与开放 PDK
展开这一阶段的工具与来源
模拟 Flow 更依赖器件模型、版图寄生、角落条件和人工判断。开源工具已经覆盖原理图、SPICE、参数化版图、DRC/LVS 与自动表征，但“公开 PDK”通常只代表可访问，不代表可以直接用于生产。
| 项目 | 主要职责 | 适合场景 | 选型提醒 |
|---|---|---|---|
| Xschem | VLSI/模拟原理图编辑与 SPICE/Verilog/VHDL 网表 | 公开 PDK 模拟设计、教学和层次化原理图 | 符号库、模型路径和 netlisting 规则需与 PDK 对齐 |
| ngspice | 开源 SPICE 电路模拟器 | 模拟/混合信号仿真、脚本化 sweep 和 PDK 模型 | 以官网发布与文档为准；GitHub 镜像并非官方维护入口 |
| Xyce | 面向大规模并行计算的 SPICE 兼容模拟器 | 大型电路、并行仿真与研究 | 模型兼容性和输入语法要用目标网表逐项验证 |
| OpenFASOC | 开源模拟/混合信号生成器与自动化 Flow | 温度传感器、LDO、生成式版图研究 | 当前生成器覆盖有限，不是任意模拟 IP 自动化平台 |
| ALIGN | 从 SPICE 网表自动生成模拟版图 | 模拟布局研究、约束驱动生成和公开 PDK 实验 | 生成结果仍需人工审查、仿真回标和 DRC/LVS |
| GDSFactory | 用 Python 构建参数化芯片版图与验证 Flow | 光子、模拟、量子、MEMS 和版图自动化 | 具体可制造性取决于目标 PDK 组件与规则 |
| KFactory | 基于 KLayout 的 Python 参数化版图库 | 高性能单元生成、版图层次和 GDS/OASIS 操作 | 与 GDSFactory/KLayout/PDK 的版本组合要锁定 |
| OpenRAM | 生成 SRAM 版图、网表及功耗/时序模型 | 存储器编译器研究、SoC 原型和公开工艺 | 支持的工艺与 bitcell 受 PDK/插件限制 |
| CACE | 模拟/混合信号自动表征、仿真与 Monte Carlo 编排 | 参数检查、回归、IP 交付证据 | 测试条件、角落与通过阈值必须由设计规范定义 |
| BAG | 参数化模拟/混合信号设计与版图生成框架 | 可复用模拟 IP 和设计空间探索 | 工具与 PDK 接入成本较高；优先使用当前后继仓库 |
| SKY130 Open PDK | SkyWater 130 nm 工艺数据的开放发布 | 教学、研究、公开流片生态和工具开发 | 仓库声明为实验性预览，不应据此推断生产资格 |
| GF180MCU Open PDK | GlobalFoundries 180 nm MCU 工艺数据开放发布 | 模拟、数字、教学和公开 Flow | 仓库声明为 alpha/实验性预览，生产使用需另行确认 |
| IHP Open PDK | IHP SG13G2 SiGe BiCMOS 开放 PDK | 模拟、射频、混合信号研究和开放设计 | 项目明确为预览状态；流片条件以 IHP 当前规则为准 |
| open_pdks | 把开放 PDK 安装到多种开源工具目录结构 | SKY130/GF180 环境构建和工具互操作 | 安装器不改变上游 PDK 的许可、状态或签核边界 |
工艺边界公开仓库中的规则、模型和标准单元可能落后于代工厂受控发布。任何真实流片都应以当前授权 PDK、代工厂 deck、IP 许可和项目签核清单为准。
FPGA 实现、架构研究与 SoC 原型
展开这一阶段的工具与来源
FPGA 开源链通常由 Yosys 综合、nextpnr 布局布线和器件数据库/bitstream 工具组成。器件支持以具体系列为单位，不能把“支持某厂商”泛化为支持该厂商全部产品。
| 项目 | 主要职责 | 适合场景 | 选型提醒 |
|---|---|---|---|
| nextpnr | 面向多 FPGA 架构的时序驱动布局布线框架 | 开源 FPGA Flow、架构研究和自定义后端 | 各器件后端成熟度不同，先核对芯片型号 |
| VTR | FPGA 架构研究、综合、打包、布局与布线 | 新架构探索、基准测试和学术研究 | 核心目标是研究，并非面向所有商业器件生产编程 |
| F4PGA | 开放 FPGA 工具链、器件数据库和相关项目集合 | 特定 Xilinx/Lattice 等器件的开放 Flow | 按项目与器件系列查看当前维护状态 |
| LiteX | Python FPGA SoC 构建、IP 集成和板卡平台 | 软核 SoC、快速原型、控制与高速接口 | 生成系统仍依赖目标综合/P&R/bitstream 工具 |
| Project IceStorm | Lattice iCE40 bitstream 文档与工具 | iCE40 完全开放工具链 | 只覆盖相应 iCE40 系列和已解析功能 |
| Project Trellis | Lattice ECP5 器件数据库与 bitstream 工具 | ECP5 + nextpnr Flow | 器件/封装覆盖应按数据库核对 |
| Project Oxide | Lattice Nexus 系列数据库与工具 | 部分 Nexus 器件开放 Flow | 支持处于持续扩展状态，不能泛化到全部 Nexus |
| Project Apicula | Gowin FPGA bitstream 与相关工具 | 部分 Gowin 器件开放 Flow | 先核对准确器件、封装和功能覆盖 |
| Project X-Ray | Xilinx 7 系列 bitstream 文档与数据库 | F4PGA 7 系列研究与工具链 | 器件覆盖有限，且不能替代厂商签核与支持 |
开源 EDA Agent、MCP 服务与评测集
展开这一阶段的工具与来源
Agent 项目普遍比底层 EDA 工具年轻。它们适合研究自然语言到 RTL、验证、PPA 优化和工具调用，但不能把模型自评当作工程验收。表中“研究/原型”描述的是仓库公开定位和当前集成深度，不是对作者工作的价值判断。
| 项目 | 主要职责 | 确定性检查 | 当前边界 |
|---|---|---|---|
| ChatEDA | 自然语言任务拆解与 EDA 工具执行研究 | OpenROAD 等工具运行结果 | 研究原型；生产使用需补权限、审计和隔离 |
| UCAgent | 面向 HDL 单元测试与覆盖收敛的验证 Agent | 编译、仿真与覆盖反馈 | 需核对所选模型、模拟器和 MCP 集成 |
| AutoChip | 从规格生成 Verilog，并根据测试错误迭代修复 | Icarus Verilog 测试反馈 | 研究型 RTL 生成；测试集不完整时可能得到伪通过 |
| ACE-RTL | 生成、反思、协调式 RTL 生成与修复 Agent | 仓库提供原生 EDA 预检链路 | 2026 年研究项目；先复现实验再比较内部任务 |
| RTLScout | Agent 驱动 RTL 正确性与 PPA 优化 | Verilator、Yosys/ABC、OpenROAD 指标 | 必须隔离工具执行并保留每轮 diff 与基线 |
| RTL-CLAW | RTL 分析、验证、综合与多工具协作 | 前端 EDA 工具反馈 | 仓库说明部分能力尚未公开，后端仍在路线图中 |
| MCP4EDA | 通过 MCP 向 AI 助手暴露 RTL-to-GDS 工具操作 | 底层 EDA 命令与产物 | 社区原型；部署前审查依赖、命令白名单和目录权限 |
| mcp4eda | 面向 Yosys、Verilator、Verible、KLayout、OpenROAD 的 MCP 服务集合 | 各服务连接的具体 EDA 工具 | 社区项目；不要默认开放任意 Shell 或生产目录 |
| Veri-Sure | 契约感知的 RTL 生成、仿真与形式验证 | 测试与形式属性 | 小型研究仓库；先检查可复现脚本和任务覆盖 |
| CHIA | Agentic 软硬件协同设计的工作流图与运行时研究 | 显式节点、产物与工具执行 | 面向研究平台，不是即插即用的签核 Flow |
| VeriFlow-CC | 基于代码 Agent 的 RTL 生成与验证流水线 | 项目配置的编译/仿真反馈 | 社区实验；依赖外部 Agent 环境与模型访问 |
| RTLLM | 评估大模型 RTL 生成能力的任务与流程 | 语法、仿真和任务测试 | 它是评测基准，不是生产设计 Agent |
| RTLBench | RTL 生成任务、测试和模型比较基准 | 可执行 testbench 与结果统计 | 基准成绩不能替代公司规格、编码规则和签核 |
输入可追溯
记录规格版本、设计基线、PDK、工具版本、随机种子与测试清单。上下文不完整就停止。
动作白名单
只允许结构化 lint、仿真、综合和报告查询；禁止模型拼接任意 Shell、访问跨项目目录或直写主分支。
确定性门禁
RTL 必须过 lint、仿真、形式/等价检查；物理结果必须比较 PPA、STA、DRC 与 LVS。
证据与复核
保存 diff、命令、退出码、日志、报告和产物哈希。Agent 只交候选结果，由人决定合入与签核。
商业工具与开放接口如何衔接
本页以开源工具、框架、PDK 和评测集为索引。商业 EDA 的 MCP、SDK 或模型功能需要另外核对许可证、工具版本和可用接口，不能因厂商公布 Agent 平台就推定所有工具都开放同一能力。
具体配置与限制见Verdi Assistant 与 MCP；集群运行和失败传播见EDA Cluster Bridge。
按目标组合工具，而不是堆满工具
下面五条路线用于缩小第一轮试验范围。每条都先跑通最小设计，再增加工具、工艺或 Agent；不要在同一轮同时更换 HDL、模拟器、综合器、PDK 和编排器。
公开工艺跑通 RTL-to-GDS
组合 LibreLane + Yosys + OpenROAD + KLayout/Magic/Netgen + SKY130 或 GF180。
验收 固定输入可重复得到一致报告，STA、DRC、LVS 结果可解释。
团队级多工具流水线
组合 SiliconCompiler，或 Hammer/mflowgen + 自有工具与 PDK 插件。
验收 版本、参数、依赖、缓存、日志和产物全部可追溯。
开源验证回归
组合 FuseSoC/Bender + Verilator/Icarus/GHDL + cocotb/VUnit + SymbiYosys + Surfer。
验收 固定种子可复现，仿真与形式任务都进入 CI，失败保留最小证据。
公开 PDK 模拟链路
组合 Xschem + ngspice + Magic/KLayout + Netgen + CACE；生成式版图再评估 ALIGN/GDSFactory。
验收 原理图、提取后网表、角落、Monte Carlo 与版图检查形成闭环。
受控 EDA Agent 试验
组合 选一个 Agent + 只读仓库 + 临时工作区 + 工具白名单 + 确定性门禁。
验收 不泄露密钥、不扩大权限、每轮有 diff 和日志，失败自动停止且不触碰生产。
十分钟选型顺序
- 01 / TARGET
定目标
ASIC、FPGA、模拟、验证，还是只做工具研究。
- 02 / LANGUAGE
定输入
明确 HDL 子集、IP 格式、约束、测试与参考模型。
- 03 / TECHNOLOGY
定工艺
确认 PDK、器件、标准单元、宏与签核 deck 的来源。
- 04 / GATES
定门禁
列出仿真、形式、STA、DRC、LVS 和 PPA 通过条件。
- 05 / REPRODUCE
定基线
锁定版本，用最小设计跑两次并保存产物哈希与报告。
生产可用性要逐层证明
开源许可证、公开源码、可运行示例和可生产流片是四个不同命题。项目选型不能只看 Star 或演示截图，应以源码状态、最近发布、CI、问题响应、支持矩阵和本地复现为证据。
- PDK 与签核：SKY130、GF180MCU 和 IHP 开放 PDK 仓库均公开提示预览、alpha 或非生产状态。真实流片以代工厂当前授权数据和规则为准。
- 语言与模型覆盖：SystemVerilog、VHDL、SPICE 和器件模型支持常有边界。用真实最小样例验证语义，不用“能解析”替代“结果正确”。
- 许可组合：主仓库许可证不能概括子模块、求解器、PDK、标准单元、模型和预编译二进制。发布前逐项读取 LICENSE、NOTICE 与依赖清单。
- 版本漂移：锁定源码提交、容器摘要、工具版本、PDK 版本和随机种子；升级时保留基线报告并做差异审查。
- Agent 权限：API Key 只放环境变量或密钥管理系统，不写入仓库、提示词和日志。Agent 使用最小权限、临时目录和命令白名单。
- 生产变更：Agent 不直推主分支、不改签核约束、不关闭缺陷、不发布 GDS。候选补丁必须经过 git diff、测试、工具报告和人工审批。
- 数据边界：上传 RTL、网表、版图、PDK 或日志给外部模型前，先确认公司政策、客户协议、出口管制和第三方数据保留条款。
读官方仓库
确认许可证、支持矩阵、最新 release/commit、CI、已知限制和安装来源。
不以 Star 数替代维护证据。跑最小闭环
使用官方示例，再换成一个内部最小设计；重复运行并比较日志、报告和产物。
失败必须可定位、可清理、可复现。写下责任边界
明确哪些结果仅供研究，哪些能进 CI，哪些必须用授权工具/PDK 复核。
签核责任不能交给仓库 README 或 Agent。来源与核实方法
每个项目名称都指向官方仓库或官网。下表补充用于判断生态关系、Flow 定位和 PDK 边界的一级来源。页面不使用 Star 排名，也不把论文结果改写成生产承诺。
| 来源 | 类型 | 本文用途 |
|---|---|---|
| FOSSi Foundation：LibreLane | 生态组织官方页面 | 核对 LibreLane 的定位、可编程/可复现/可追踪特征及参考 Flow。 |
| FOSSi Foundation：OpenLane 与 LibreLane 的演进 | 生态组织文章 · 2025-07-17 | 核对 OpenLane 后继关系和项目迁移背景。 |
| OpenROAD 官方仓库 | 项目一级来源 | 核对自主 RTL-to-GDSII 目标、物理实现能力、API 与生态集成。 |
| SiliconCompiler 官方仓库 | 项目一级来源 | 核对 Flowgraph、多工具和 ASIC/FPGA/验证编排定位。 |
| CHIPS Alliance GitHub 组织 | 生态组织官方仓库 | 核对 Chisel、Surelog/UHDM、Verible、Synlig、RISCV-DV 与 sv-tests 的项目归属。 |
| YosysHQ GitHub 组织 | 生态组织官方仓库 | 核对 Yosys、nextpnr、SymbiYosys、EQY、MCY 与 FPGA 数据库项目。 |
| iEDA 官方仓库 | 项目一级来源 | 核对网表到 GDS 的基础设施、工具范围与公开案例说明。 |
| IHP SG13G2 AMS Chip Template | 可运行项目模板 | 核对开源模拟/混合信号工具如何组成芯片级模板。 |
| SKY130 Open PDK 官方仓库 | PDK 一级来源 | 核对实验性预览与非生产用途声明。 |
| GF180MCU Open PDK 官方仓库 | PDK 一级来源 | 核对 alpha/实验性预览与非生产用途声明。 |
| IHP Open PDK 官方仓库 | PDK 一级来源 | 核对 SG13G2 开放 PDK 的预览状态与使用说明。 |
| FOSSi Foundation：开放 EDA 路线图 | 生态路线图 | 交叉检查开放硬件设计生态的工具层级与缺口。 |
| Synopsys：Verdi Assistant MCP | 厂商官方技术文章 · 2026-04-29 | 确认 Verdi Assistant 可连接外部 AI 应用，并由 Verdi 作为 MCP Server 提供调试服务。 |
| Synopsys：AgentEngineer L4 工作流 | 厂商官方发布 · 2026-03-11 | 核对标准 SDK/API 互操作声明、规格到 RTL/验证流程与客户合作状态。 |
| Cadence：ChipStack AI Super Agent | 厂商官方产品页 | 核对 Agentic Skills，以及 Xcelium、Verisium、Jasper、Genus、Joules 的集成关系。 |
| Cadence：AgentStack 与三类芯片 Super Agent | 厂商官方技术文章 · 2026-04-16 | 核对 AgentStack、Cadence Native Skills、ViraStack/InnoStack 的定位和当时开放状态。 |
| Cadence：MCP 与 JedAI 互操作方向 | 厂商官方技术文章 · 2025-07-14 | 确认 Cadence 对 MCP 的公开定位；该文没有提供工具级 MCP Server 包或版本。 |
| Siemens：Questa One Agentic Toolkit | 厂商官方发布 · 2026-02-27 | 核对 Questa One MCP、外部 Agent 客户端、五类验证 Agent 与 early access 状态。 |
| Siemens：Fuse EDA AI Agent | 厂商官方发布 · 2026-03-16 | 核对 MCP、Agent Skills、第三方集成、支持工具清单和产品发布状态。 |
站内延伸：Agentic EDA 的可验证控制闭环 · Codex 工程工作流
准备一次最小验证
选定工具、公开输入与版本后，写下运行步骤、预期报告和尚未验证的事项。
填写任务说明与检查